A etapa de síntese da malha de distribuição de relógio (CTS – clock tree synthesis) de um sistema digital deve ser feita:
A
Durante a síntese lógica.
B
Durante a simulação lógica.
C
Durante o STA (static timing analysis).
D
Após a disposição dos blocos no leiaute (placement).
E
No momento da definição da arquitetura do sistema.
