Questão Q699757 - Engenharia de Telecomunicações

Question

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)? Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip.
Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída,
o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns,
quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns
(excetuando-se os tempos inerentes ao clock)?

Gran Questões · Accepted Answer

create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 23.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out}

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create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 7.0 -clock CLK {data_out} set_output_delay -min 23.0 -clock CLK {data_out}

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create_clock –period 30 –waveform {0 7} CLK set_output_delay -max 15.0 -clock CLK {data_out} set_output_delay -min 7.0 -clock CLK {data_out}

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create_clock –period 30 –waveform {0 7} CLK set_output_delay -max 15.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out}

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create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 7.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out}

Um dos grandes problemas enfrentados no projeto digital é a...