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Um processador superescalar com pipeline de 5 estágios...
Ano:
2026
Um processador superescalar com pipeline de 5 estágios executa instruções fora de ordem (out-of-order execution). Durante a execução, uma instrução de divisão (latência de 20 ciclos) é seguida por três instruções de soma que não dependem do resultado da divisão.
Considerando que o processador possui unidades funcionais separadas para divisão e soma, e um buffer de reordenação (ROB), o comportamento esperado do pipeline é que
A
todas as instruções aguardam a conclusão da divisão antes de iniciar execução.
B
as instruções de soma são canceladas e reescalonadas após a divisão.
C
as instruções de soma completam e fazem commit imediatamente, sem aguardar a divisão.
D
o pipeline entra em stall completo até que a divisão termine.
E
as instruções de soma são executadas em paralelo à divisão e completam antes, mas o commit respeita a ordem original.