Considere um processador hipotético baseado em uma organização de microcircuitos com Barramento Interno Único. Nessa arquitetura, todos os registradores de uso geral, o Contador de Programa (PC), o Registrador de Instrução (IR) e a Unidade Lógica e Aritmética (ULA) estão conectados a esse único barramento compartilhado. A ULA possui dois registradores de entrada temporários (Latches A e B) para estabilizar os operandos, pois o barramento não pode transmitir dois valores simultaneamente.
Um engenheiro de sistemas está analisando o desempenho da fase de Busca da Instrução (Fetch Cycle) e propõe uma otimização. Atualmente, a micro-operação de incremento do PC (PC ← PC + 4) utiliza a ULA principal. O engenheiro sugere a inclusão de um somador dedicado acoplado diretamente ao registrador PC, independente do barramento central.
Com base nos conceitos de desempenho e blocos operacionais, assinale a alternativa que apresenta corretamente o impacto dessa alteração no ciclo de busca e no desempenho global do processador.
A inclusão do somador dedicado transforma o processador multiciclo em um processador superescalar.
Em uma organização de barramento único, a alteração é irrelevante para o desempenho, pois o gargalo principal é a latência da memória principal (DRAM).
A modificação reduz o número de ciclos de clock necessários para a fase de busca. Sem o somador dedicado, o valor do PC deve trafegar pelo barramento até a ULA, ser somado e retornar pelo mesmo barramento, competindo com a transferência da instrução da memória para o IR (Instruction Register).
O somador dedicado aumentará o CPI (Cycles Per Instruction) médio do processador, pois introduz um novo bloco operacional.
A alteração introduz um conflito de dados (Data Hazard) estrutural insuperável, pois o PC será incrementado automaticamente a cada ciclo de clock.