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Durante a otimização de um algoritmo de criptografia em um processador superescalar cap...
Durante a otimização de um algoritmo de criptografia em um processador superescalar capaz de despachar quatro instruções por ciclo de clock, identifica-se que um bloco específico de código atinge apenas 1,0 instrução por ciclo (IPC). A análise do assembly revela uma cadeia em que o registrador de destino de uma instrução é invariavelmente usado como operando fonte da instrução imediatamente seguinte. Qual é a barreira técnica que impede o hardware de despachar múltiplas instruções simultaneamente nesse cenário?
A
Dependência Verdadeira de Dados.
B
Conflito Estrutural de Unidades.
C
Falha na Predição de Desvios.
D
Dependência de Saída ou WAW.
E
Latência de Memória Cache L1.