Considerando o circuito e o diagrama de onda abaixo:Figura 1: Diagrama lógico do circuito. (fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009)Figura 2: Diagrama de onda para o circuito da figura 1.fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009)Supondo que no circuito da figura 1 todos os flip-flops estejam inicialmente com o valor lógico de suas saídas Q em nível lógico baixo, que a entrada A assuma o valor correspondente ao diagrama de onda da figura 2, e as entradas PRESET e CLEAR estejam sempre em nível lógico alto, quantos pulsos de Clock serão necessários para que a saída Q1 tenha nível lógico alto? Considerando o circuito e o diagrama de onda abaixo:Figura 1: Diagrama lógico do circuito. (fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009)Figura 2: Diagrama de onda para o circuito da figura 1.fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009)Supondo que no circuito da figura 1 todos os flip-flops estejam inicialmente com o valor lógico de suas saídas Q em nível lógico baixo, que a entrada A assuma o valor correspondente ao diagrama de onda da figura 2, e as entradas PRESET e CLEAR estejam sempre em nível lógico alto, quantos pulsos de Clock serão necessários para que a saída Q1 tenha nível lógico alto?

Considerando o circuito e o diagrama de onda abaixo:Figura...

Q1082964

Engenharia Elétrica e Engenharia Eletrônica Circuitos Sequenciais

Ano: 2019

Banca: Instituto Federal de Educação, Ciência e Tecnologia de São Paulo - IFSP

Prova: IFSP - IFSP - Professor de Magistério do Ensino Básico, Técnico e Tecnológico - 2019

Considerando o circuito e o diagrama de onda abaixo:

Figura 1: Diagrama lógico do circuito.

Imagem associada para resolução da questão

(fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009)

Figura 2: Diagrama de onda para o circuito da figura 1.

Imagem associada para resolução da questão

fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009)

Supondo que no circuito da figura 1 todos os flip-flops estejam inicialmente com o valor lógico de suas saídas Q em nível lógico baixo, que a entrada A assuma o valor correspondente ao diagrama de onda da figura 2, e as entradas $\overline{P R E S E T}$ e $\overline{C L E A R}$ estejam sempre em nível lógico alto, quantos pulsos de Clock serão necessários para que a saída Q1 tenha nível lógico alto?

2 pulsos.

6 pulsos.

8 pulsos.

16 pulsos.

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