Questões de Concurso sobre Portas lógicas, Flip-flops, circuitos integrado, dispositivos optrônicos e dispositivos correlatos

No circuito abaixo, os flip-flop utilizados têm as seguintes características: hold time = 5 ns; set-up time = 4 ns e delay gate = 10 ns.

Analisando o circuito e tendo em consideração suas características pode-se concluir que a frequência máxima para que esse circuito funcione corretamente é de aproximadamente

Chaves eletrônicas oferecem diversas vantagens em relação aos dispositivos mecânicos de chaveamento. Com base nessa comparação, são vantagens das chaves semicondutoras as características apresentadas a seguir, EXCETO:

O trecho da lógica a seguir faz parte de um sistema de intertravamento de uma bomba de refrigeração.

A bomba só pode ligar se:

1. Pressão na linha ≥ 10 bar;

2. Válvula de sucção aberta;

3. Sinal de falha do motor = 0.

Ocorre, porém, uma falha no sensor de pressão, que passa a fornecer sinal inválido (fail-low)

O efeito esperado na planta é que

Um projeto de automação exige um circuito de intertravamento no qual uma condição de segurança deve ser retida e armazenada temporariamente para garantir a ordem correta de passos do processo. A implementação dessa retenção de estado é feita por meio de dispositivos digitais.

O componente básico que confere a capacidade de memorizar as informações desse circuito é o

Na figura abaixo, são apresentadas as formas de onda de entrada de um flip-flop do tipo JK com transição por borda de subida.

Considerando que a saída Q é iniciada em 0, e que o tempo de hold do flip flop é igual a zero, a saída $\frac{}{Q}$ irá comutar de 0 para 1 no instante t igual a

Em um contador binário assíncrono, os flip-flops são ligados em cascata.

Para os flip-flops corretamente inicializados, se o circuito operar com pulsos de clock contínuos, os estados das saídas (Q1, Q0) a cada borda de subida do relógio evoluirão de forma cíclica na ordem 00 → 10 → 01 → 11 → 00 → ... .

Um engenheiro precisa projetar um circuito sequencial síncrono que detecte a sequência não ordenada "011" ou "101", em um fluxo de bits de entrada serial. Ou seja, a saída deve ir para nível lógico '1' sempre que três bits consecutivos apresentarem exatamente dois '1's, independente da ordem. Em um projeto em nível de transferência de registros (Design RTL), o controlador deste detector de sequência é

Relativamente ao controlador lógico programável (CLP), é INCORRETO afirmar:

A porta lógica AND fornecerá saída alta apenas quando todas as entradas estão em nível lógico alto.

Qual é a principal função de um “Shift Register''?

Em instalações elétricas residenciais, usa-se iluminações que são acionadas em mais de um interruptor. Esse tipo de ligação recebe o nome de chave hotel e pode ser representada por porta lógica. Assinale a alternativa que apresenta a porta lógica corretamente.

Analise as afirmativas abaixo e dê valores Verdadeiro (V) ou Falso (F) tendo como tema os biestáveis digitais.

( ) Astável – Não tem estado estável, ou seja, é um multivibrador que oscila entre dois estados quase estáveis.

( ) Flip-flop D – ÉD um tipo de multivibrador biestável no qual a saída assume o estado da entrada D na borda de disparo do pulso de clock.

( ) Monoestável - Tem apenas um estado estável. Um multivibrador monoestável que produz um único pulso em resposta a uma entrada de disparo.

Assinale a alternativa que apresenta a sequência correta de cima para baixo.

Com relação aos fotodetectores dos tipos avalanche (APD) e PIN, assinale a opção correta.

Na verificação física de sistemas VLSI em modo misto, a integridade do sinal e as considerações de ruído são menos críticas para circuitos analógicos que para circuitos digitais, tornando o roteamento e a disposição dos componentes analógicos menos importantes no processo de design.

Em uma porta lógica OR de duas entradas, a saída será igual a zero sempre que as entradas também forem iguais a:

Observe a figura a seguir.

O tipo de porta lógica para o qual o circuito representado na figura acima pode ser simplificado é

Após um pulso de CLR em nível baixo e mais de 30 pulsos de CLK, sem que ocorra novo pulso de CLR, o estado Q_BQ_A do circuito da figura acima, composto por dois flip-flops, dois inversores e mais uma porta lógica, ficará

Dois flip-flops D devem implementar a sequência de estados Q_BQ_A do diagrama da figura a seguir.

A lógica de menor soma de produtos a ser usada para acionar D_B é

Um periférico é mapeado em 8 endereços de I/O. Seu endereço base, em hexadecimal, decodificado pelo circuito da figura acima no sinal *CS_placa, ativado em nível baixo, é