Questões de Concurso sobre Eletrônica analógica e digital - Página 14 | Gran Questões

Questões de Concurso sobre Eletrônica analógica e digital

 
 
Disciplina 1
Assunto 9
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Ano: 2012
Banca: Fundação Carlos Chagas - FCC
Prova: FCC - TRF 2 - Técnico Judiciário – Área: Apoio Especializado – Especialidade: Telecomunicações e Eletricidade - 2012

É um parâmetro do SCR:

A

β − ganho de corrente entre gatilho e anodo.

B

VAK − tensão reversa entre anodo e catodo.

C

IDSS − corrente de saturação de dreno.

D

IH − corrente de manutenção.

E

IAG − corrente entre anodo e gatilho.

Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
A função da entrada ENABLE (habilitar) em um circuito integrado multiplexador é a de
A
habilitar a entrada CLEAR (apagar) a aplicar o nível lógico baixo na saída do CI multiplexador.
B
permitir a alteração de estados nas bordas de subida do sinal CLK (relógio).
C
ativar metade das entradas do CI multiplexador.
D
ativar todas as entradas do CI multiplexador.
E
permitir a alteração de estados nas bordas de descida do sinal CLK (relógio).
Ano: 2012
Banca: Fundação Carlos Chagas - FCC
Prova: FCC - MPE PE - Técnico Ministerial - Área Telecomunicações - 2012

Caracterizam um FET as especificações:

A

Baixa impedância de entrada e curva de transcondutância linear.

B

Elevado ganho de tensão e terminais denominados porta, anodo e catodo.

C

Elevada impedância de entrada e terminais denominados porta, fonte e dreno.

D

Baixa impedância de saída e camadas de depleção nulas.

E

Elevada impedância de entrada e tensão de pich-off nula.

Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Em que consiste o efeito “Antenna” e como se pode eliminá-lo?
A
O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo diretamente polarizado entre este metal e o substrato para escoar a carga que venha a se acumular.
B
O efeito “Antenna” surge quando, em função do roteamento, duas áreas suficientemente grandes de metais 1 e 2 se sobrepõem, sendo que o metal 1 está ligado ao gate de um transistor. Nessa situação, o metal 2 atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por induzir carga suficiente no metal 1 para destruir o óxido de gate do transistor a ele ligado. Pode-se eliminar esse problema ligando um diodo diretamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.
C
O efeito “Antenna” surge quando, em função do roteamento, duas áreas suficientemente grandes de metais 1 e 2 se sobrepõem, sendo que o metal 1 está ligado ao gate de um transistor. Nessa situação, o metal 2 atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por induzir carga suficiente no metal 1 para destruir o óxido de gate do transistor a ele ligado. Pode-se eliminar esse problema blindando a linha de metal 2, aterrando-a.
D
O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena durante o processo de fabricação e acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo reversamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.
E
O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena durante o processo de fabricação e acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo diretamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.
Ano: 2012
Banca: Fundação Carlos Chagas - FCC
Prova: FCC - TRF 2 - Técnico Judiciário – Área: Apoio Especializado – Especialidade: Telecomunicações e Eletricidade - 2012

Imagem associada para resolução da questão

A

amplificador de tensão classe A.

B

estabilizador de tensão com ripple nulo independente da corrente de carga.

C

retificador controlado com eliminador de ruídos.

D

retificador de meia onda com filtro capacitivo.

E

retificador em ponte com filtro capacitivo.

Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Considere a operação do software Analog Design Environment a partir da sua janela principal. Deseja-se configurar um estímulo a um circuito. Sobre essa ação, considere as alternativas abaixo. A alternativa FALSA é a que diz que
A
os estímulos podem ser configurados na guia “Analyses - Stimuli” na janela de simulação.
B
a adição de símbolos de fontes de estímulos ao esquemático os introduz automaticamente.
C
os estímulos podem ser configurados na guia “Setup - Stimuli” na janela de simulação.
D
os estímulos podem ser configurados isoladamente e salvos em um arquivo de estímulos.
E
o campo “Function” da guia “Setup - Stimuli”, acessível a partir da janela de simulação, possibilita a seleção de vários formatos de onda para os estímulos.
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
2:10] ##1 c” é equivalente a “a ##1 ((1[*0:$] ##1 b) [*2:10]) ##1 c”
A
Somente I é válido.
B
Somente II é válido.
C
Somente III é válido.
D
Somente I e II são válidos.
E
II e III são válidos.
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Imagem associada para resolução da questão
A
definir em cada bloco de controle os valores das saídas, ou seja, dentro do if deveria definir o valor de saída de g e para o else deveria definir o valor de f.
B
suprimir a definição de f e g como reg, pois já foram previamente declarados como output.
C
descrever um circuito com o mesmo número de entradas e saídas.
D
fazer com que os valores de saída dependessem diretamente de condições de todas as entradas, ou seja, a condição if deveria conter condições também das entradas b e c.
E
utilizar uma declaração distinta de always para descrever o comportamento do circuito.
Ano: 2012
Banca: Fundação Carlos Chagas - FCC
Prova: FCC - MPE PE - Técnico Ministerial - Área Telecomunicações - 2012

Um decodificador BCD − 7 segmentos para display anodo comum tem em suas saídas os níveis lógicos seguintes: (a = b = d = e = g = 0) e (c = f = 1). Nesse caso, o display apresenta o algarismo

A

2.

B

3.

C

0.

D

5.

E

7.

Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Tendo em vista o fluxo de implementação de um projeto digital de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), pode-se afirmar que o processo de “Floorplanning”
A
prepara a região do chip que será utilizada para implementar os módulos do projeto.
B
verifica os requisitos de desempenho de todos os sinais do circuito com relação ao tempo de propagação entre os módulos.
C
realiza a distribuição dos blocos de um circuito ao longo do chip, definindo a localização dos pinos de entrada e saída e de alimentação.
D
define o tipo de recobrimento utilizado na estrutura do chip.
E
planeja a distribuição de consumo ao longo da superfície do chip, buscando a uniformização na distribuição de potência.
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Imagem associada para resolução da questão
A
As arquiteturas propostas são utilizadas em situações diferentes de projeto, a síntese escolhe a arquitetura baseada na descrição funcional do circuito.
B
O projeto com o latch não apresenta problemas relacionados à instabilidade, já que o sinal de enable que chega à porta 'AND' permanece estável por mais tempo, garantindo um pulso completo do clock na saída do circuito.
C
A arquitetura baseada em latch, quando o sinal de enable ('EN') está habilitado, o sinal de saída do latch corresponde ao sinal do clock, fazendo com que a porta 'AND' sincronize esse sinal.
D
A arquitetura que não utiliza o latch é mais estável, já que o latch não deve ser utilizado em projetos digitais standardcells, pois esses elementos não têm seus requisitos de tempo facilmente checados.
E
Devido ao aumento de área, a arquitetura baseada em latch não é muito utilizada, sendo apenas apresentada para tecnologias mais antigas, onde a árvore de clock não permitia lógica combinacional diretamente ligada a ela.
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?
A
1/16
B
1/31
C
1/256
D
1/128
E
0
Ano: 2012
Banca: Centro de Seleção e de Promoção de Eventos UnB - CESPE CEBRASPE
Prova: CESPE/CEBRASPE - INPI - Pesquisador em Propriedade Industrial - Área Telecomunicações - 2012

Tem-se que a3 < a4.

C
Certo
E
Errado
 
1 12 13 15 16 31
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