Questões de Concurso sobre Eletrônica analógica e digital

O número 136, em decimal, pode ser representado, utilizando-se 8 bits em linguagem Verilog, por:

Dado o seguinte pedaço de código em SystemVerilog.

...

rand logic [15:0] x,y,z;

constraint todos_os_valores {

x < z;

y == x;

z < 500;

y > 490;

}

Quantas soluções diferentes o resolvedor de restrições do simulador irá gerar?

Sobre o projeto de chips de circuitos digitais, analise as afirmações a seguir: I) Uma das abordagens de projeto de circuitos digitais é a Top-Down, em que se definem em verilog módulos de alto nível, a serem divididos em níveis menores. II) Durante o projeto de um circuito combinacional, no processo de síntese, é possível, para tal ferramenta, traduzir retardos inseridos em verilog e transformá-los em retardos físicos na implementação do circuito. III) Para se sintetizar um circuito combinacional, usando-se uma diretiva always, é necessário que todas as entradas do módulo façam parte da lista de sensitividade. Assinale a opção que apresenta as apenas afirmativas corretas.

O que visa a técnica de Multi-Vt, e qual o mecanismo empregado?

As seguintes assertivas constituem características comuns aos contadores síncronos em anel e em anel torcido ou de Johnson, EXCETO:

Quais das opções abaixo não fazem parte de uma especificação de um “covergroup” em SystemVerilog?

Durante a etapa de síntese, diversas modificações são realizadas na estrutura do circuito para que as restrições do projeto sejam atingidas. Existem também especificações de projeto que são colocadas nessa fase, como multi-cycle path ou false path. Alteram algumas estruturas, mas não a funcionalidade do sistema. As ferramentas de síntese podem gerar um script contendo essas informações, que serão usadas em

Em um microprocessador, existem diversos tipos de endereçamento para acesso à memória de dados. Na instrução em assembly MOV AX , 2345h, em que AX é um registrador de 16 bits, o modo de endereçamento utilizado é

Observe a seguinte declaração de covergroup em SystemVerilog 2009.

covergroup meu_cg @(posedge clk);

coverpoint v

{

bins b1 = (1 => 2), ([3:4]=>5,6);

bins b2[] = (1 => 2 => 3), ([3:4]=>5,6);

bins b3 = (5 [*2]);

}

endgroup

Sobre a definição acima é correto afirmar:

Considerando as etapas básicas do processo de fabricação CMOS (Complementary Metal-Oxide-Semiconductor) cavidade “n”, a etapa ou passo na qual são definidas as regiões ativas do dispositivo CMOS chama-se:

Em uma declaração de um “covergroup”, a seguinte definição de “bins” foi encontrada.

bins meus_bins [4] = { [1:10], 1, 4, 7};

Como os bins são distribuídos?

A 'Síntese Física' é o processo no qual há uma realimentação do projeto físico para a síntese. Sobre essa operação é correto afirmar o seguinte:

O que não deve ser randomizado em um testbench aleatório por restrições (constrained-random simulation)?