Questões de Concurso sobre Eletrônica analógica e digital - Página 17 | Gran Questões

Questões de Concurso sobre Eletrônica analógica e digital

 
 
Disciplina 1
Assunto 9
Banca
Instituição
Cargo
Ano
Carreira
Área de formação
Escolaridade
Dificuldade
 
Comentários:
Professores
Alunos
Meus Comentários
Vídeo
 
Minhas questões:
Resolvidas
Não resolvidas
Certas
Erradas
 
Tipo de questão:
Certo e errado
Múltipla escolha
Incluir questões:
Anuladas
Desatualizadas
 
Questões:
Todas as questões
 
Filtro simplificado
 
Questões
Todas as questões
 
611 questões encontradas
Questões por página
20
Mais recentes
 
Ao se definir em um projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”) as interconexões dos sinais de relógio (clock), um dos problemas a ser resolvido é o chamado “clock skew”. Dentro desse contexto, analise as asserções a seguir e assinale a opção correta:

I - O “clock skew” ocorre devido à diferença de tamanho dos percursos que o sinal de clock percorre antes de alimentar as células lógicas de um circuito.

II - Na realização das interconexões do sinal de clock de um projeto de um ASIC, podem ser inseridos buffers especiais controlando o atraso inserido em cada linha da árvore de clock.

A
As duas asserções são verdadeiras, e a segunda é uma solução correta para o problema apresentado na primeira.

B
As duas asserções são verdadeiras, mas a segunda não é uma solução correta para o problema apresentado na primeira.

C
A primeira asserção é uma proposição verdadeira, e a segunda é uma proposição falsa.

D
A primeira asserção é uma proposição falsa, e a segunda é uma proposição verdadeira.

E
Tanto a primeira como a segunda asserções são falsas.
Qual o resultado da simulação do código abaixo, quando compilado com um simulador que suporta SystemVerilog 2009?

module test;

logic [32:0] o = 'bx;

initial $display("o = %b", o);

endmodule

A
Erro de compilação.

B
o = 000000000000000000000000000000000

C
o = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

D
o = 0xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

E
o = 00000000000000000000000000000000x
Sobre cobertura de parâmetros de projeto em RTL parametrizável no nível mais alto, é correto afirmar.

A
Deve-se testar o DUV somente para os valores padrão.

B
Deve-se testar o DUV para os valores padrão, mas variando-se um parâmetro de cada vez.

C
Deve-se testar o DUV comparando-se o comportamento do circuito duas instâncias do circuito com parâmetros diferentes.

D
Deve-se testar o DUV considerando-se todas variações de parâmetros que são válidas para uso.

E
Deve-se testar o DUV sem considerar os parâmetros.
Sobre o efeito de registradores que são escritos por software sobre o testbench, podemos afirmar:

I. O número de ciclos de simulação até se chegar a um ponto de falha pode ser muito grande.

II. Os testbenches tem que considerar todos as variações possíveis de valores nesses registradores, se eles controlarem o comportamento do DUV.

III. A integração de módulos programáveis por software devem ser testadas utilizando-se rotinas de teste de software.

A
Somente I é verdadeiro.

B
Somente II é verdadeiro.

C
Somente III é verdadeiro.

D
Somente I e II são verdadeiros.

E
Todas as afirmativas acima são verdadeiras.
O que visa a técnica de Multi-supply voltage, e qual o mecanismo empregado?

A
A técnica de multi-supply voltage visa diminuir o consumo total, mas procurando manter a performance do circuito, ao utilizar maiores tensões de alimentação em trechos não críticos do circuito, já que a maior tensão de alimentação resultaria em menor consumo mas em maiores tempos de atraso. Nos caminhos críticos seriam utilizadas tensões menores visando-se otimizar a performance.

B
A técnica de multi-supply voltage visa diminuir o consumo total ao variar, continuamente, a tensão de alimentação do circuito todo procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).

C
A técnica de multi-supply voltage visa diminuir o consumo total, mas procurando manter a performance do circuito, ao utilizar tensões de alimentação menores em trechos não críticos do circuito, já que a menor tensão de alimentação resultaria em menor consumo mas em maiores tempos de atraso. Nos caminhos críticos seriam utilizadas tensões maiores visando-se otimizar a performance.

D
A técnica de multi-supply voltage visa diminuir o consumo total ao variar, em níveis fixos pré-definidos, a tensão de alimentação de alguns blocos circuitais, procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).

E
A técnica de multi-supply voltage visa diminuir o consumo total ao variar, em níveis fixos pré-definidos, a tensão de alimentação do circuito todo procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).

Um sinal FM necessita de um recuo de potência (backoff) menor que o de um sinal AM ao serem ambas alimentadas em amplificadores de potência de RF, tendo, assim, uma melhor eficiência de amplificação do que o AM.


C
Certo

E
Errado
Em um código Verilog, considere as entradas a, b e c, respectivamente, com os valores 3’b111, 5’b1x001 e 3’b1zx. O valor de {a, b, c} é de

A
1’b1.

B
1’b0.

C
11’b1111x0011zx.

D
5’b1x1zx.

E
11’b11110001100.
Sobre o IR Drop e as técnicas para a minimização do seu impacto, é correto afirmar o seguinte:

A
É um efeito decorrente do alto consumo de potência pois as fontes de alimentação não suportam o alto consumo de corrente, reduzindo o nível de tensão nas células. Pode ser minimizado com um melhor planejamento das linhas de alimentação.

B
Causa uma redução na tensão de alimentação em certas regiões do chip e eleva a tensão do terra (ground bounce). Pode ser minimizado com a inserção de capacitores entre as linhas de alimentação.

C
Modifica as características dos atrasos nas células, o que incorre em resultados diferentes para a análise temporal. Pode ser resolvido adicionando diodos nas linhas de alimentação.

D
Aumenta o atraso nas interconexões devido ao aumento da carga de cada célula que é alimentada por esse sinal. Pode-se minimizar usando as camadas superiores de metalização para reduzir as resistências parasitas.

E
O aumento da resistência interna das células devido às correntes causa uma redução na tensão de alimentação das mesmas. Pode ser minimizado com o aumento da espessura dos metais de alimentação nas camadas de metalização inferiores.
Considere os seguintes efeitos:

1) Da variação da espessura do dielétrico entre as camadas de metal.

2) Decréscimo do yield.

3) Aumento das capacitâncias de acoplamento.

4) Degradação do desempenho (tempo).

O metal fiel é uma técnica utilizada para reduzir quantos desses efeitos?

A
Apenas o primeiro.

B
Apenas o segundo.

C
Apenas o terceiro.

D
Apenas o quarto.

E
Todos os quatro.
 
Ir para a página:
OK
 
Gerar simulado