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Questões de Concurso sobre Eletrônica analógica e digital
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Com relação às spare cells, pode-se afirmar que:
A
São introduzidas somente no estágio de Back-End (projeto físico).
B
São células posicionadas aleatoriamente tendo sua utilização possibilitada somente pelo processo de FIB (Focus Ion
Beam).
C
Permite pequenas correções no projeto do chip já fabricado, reduzindo os custos das máscaras.
D
São utilizados apenas em ECOs (Engineering Change Order) para alterar as máscaras de dopagem.
E
São células utilizadas para manter a coerência nas ligações das linhas de alimentação e terra.
Dado que em um código a nível de RTL, a operação:
if (a ^ b)
foi erroneamente trocada por:
if (a | b)
Que tipo de metodologia de teste e métrica de cobertura de teste provavelmente conseguirá detectar o problema?
A
Simulação direta com métrica de cobertura de linha de código.
B
Teste de equivalência de circuitos entre o RTL e o circuito sintetizado a nível de portas lógicas.
C
Simulação aleatória com métrica de cobertura de condição.
D
Simulação direta com métrica de cobertura de caminhos.
E
Simulação aleatória com métrica de cobertura de “toggle”.
Quais das seguintes estruturas não é parte da linguagem SystemVerilog, de acordo com o padrão IEEE 1800-2009?
A
Mailbox.
B
Join_none.
C
Semaphore.
D
Disable.
E
Disable.
Sobre diodo retificador, é correto afirmar:
A
No diodo de silício, a tensão reversa de ruptura é igual ou superior a 0,6 V.
B
A tensão direta quando o diodo está em condução pode atingir valores superiores a 1 kV.
C
Para o diodo entrar em condução, é necessário aplicar uma tensão direta superior a 13 V.
D
Na polarização reversa, o diodo entra em condução normal apenas se a tensão aplicada for superior à especificação breakover voltage.
E
O diodo conduz quando o potencial do anodo é, aproximadamente, 0,6 V acima do potencial do catodo.
Quais das seguintes chamadas de função não podem aceitar eventos de clock de acordo com o padrão de System Verilog
2009?
A
$rose.
B
$sampled.
C
$fell.
D
$stable.
E
$past.
A
B
C
D
E
C
Certo
E
Errado
Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip.
Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída,
o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns,
quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns
(excetuando-se os tempos inerentes ao clock)?
A
create_clock –period 30 –waveform {0 15} CLK
set_output_delay -max 23.0 -clock CLK {data_out}
set_output_delay -min 0.0 -clock CLK {data_out}
B
create_clock –period 30 –waveform {0 15} CLK
set_output_delay -max 7.0 -clock CLK {data_out}
set_output_delay -min 23.0 -clock CLK {data_out}
C
create_clock –period 30 –waveform {0 7} CLK
set_output_delay -max 15.0 -clock CLK {data_out}
set_output_delay -min 7.0 -clock CLK {data_out}
D
create_clock –period 30 –waveform {0 7} CLK
set_output_delay -max 15.0 -clock CLK {data_out}
set_output_delay -min 0.0 -clock CLK {data_out}
E
create_clock –period 30 –waveform {0 15} CLK
set_output_delay -max 7.0 -clock CLK {data_out}
set_output_delay -min 0.0 -clock CLK {data_out}
C
Certo
E
Errado
Qual a desvantagem de se utilizar uma variável local (“local variable”) em uma asserção em SVA, como no exemplo que se
segue?
property p;
bit [3:0] x;
@(posedge clk)
!a [*0:$] ##1 (a,x = d) ##1 !a [*0:$] |=> (a && x == c)
endproperty
A
É mais confuso de se entender a expressão em SVA.
B
A variável local vai gerar não determinismo no processamento do SVA.
C
A variável local pode requerer uma quantidade ilimitada de armazenamento.
D
A variável local não é interpretada corretamente em todos os simuladores comerciais
E
Nenhuma das respostas acima.
Uma forma de corrigir problemas de violação de hold pode ser o seguinte:
A
Diminuir a frequência do clock.
B
Aumentar a velocidade dos dados.
C
Atrasar os dados para o próximo registrador.
D
Alterar o clock slew.
E
Inserir o valor do cross talk.
A
0000000000.
B
1111111111.
C
1110001110.
D
1010101010.
E
0001110001.
A quantidade 47, em decimal, é representada na base binária em:
A
101110.
B
101111.
C
111001.
D
101010.
E
111100.
A linguagem VerilogAMS HDL (Analog and Mixed-Signal Extensions to Verilog Hardware Description Language) estende
as características de uma linguagem de modelagem digital para prover uma linguagem unificada com semânticas analógicas
e digitais e com compatibilidade retroativa. A respeito da linguagem VerilogAMS HDL, a afirmação FALSA é que contém
as informações de que
A
números reais discretos podem ser acessados por variáveis no contexto contínuo (analógico) como números reais.
B
números inteiros discretos podem ser acessados por variáveis no contexto contínuo (analógico) como números inteiros.
C
números inteiros discretos podem ser acessados por variáveis no contexto contínuo (analógico) como números reais.
D
bits discretos e agrupamentos de bits (ex.: barramentos) somente são acessados por variáveis no contexto contínuo
(analógico) como números inteiros.
E
o acesso de variáveis a agrupamentos discretos com mais de 31 bits não é permitido.
I. Em verificação de caixa preta (“black-box verification”), a verificação funcional é realizada sem conhecimento da
implementação do RTL.
II. Em verificação de caixa branca (“white-box verification”), a verificação funcional é realizada tendo visibilidade
completa do projeto digital implementado.
Sobre as afirmações acima, pode-se dizer que:
A
Em verificação de caixa preta, observamos as entradas e saídas de todos os módulos da hierarquia do design.
B
Um testbench utilizando a metodologia de caixa branca pode ser reutilizado em uma implementação diferente do mesmo
projeto.
C
Um contador problemático pode ser verificado sem aumento de risco utilizando a metodologia de caixa preta, mesmo
que ele não seja facilmente controlável ou seus valores observáveis.
D
Uma metodologia de teste correta tenta sempre que possível utilizar a metodologia de caixa-preta, mas utilizando
metodologia de caixa-branca em partes de risco maior.
E
Verificação de caixa branca deve ser utilizada se todos os testes para a validação funcional do projeto forem escritos
durante a implementação do projeto.
É correto afirmar que W = C . D + C . E + D . E.
C
Certo
E
Errado
No projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), o processo
de realizar as conexões entre os módulos e entre as células lógicas, de forma que os sinais possam trafegar de acordo com os
requisitos de tempo, chama-se
A
Floorplanning.
B
Posicionamento.
C
Síntese de conexão.
D
Roteamento.
E
Static Timing Analysis.
Com relação à incerteza do clock, considere as afirmativas:
I – O atraso de propagação contribui para a incerteza do clock.
II – O clock skew não influencia na incerteza do clock.
III – O clock jitter contribui para a incerteza do clock.
Está correto APENAS o que se afirma em
A
I.
B
II.
C
III.
D
I e II.
E
I e III.
Uma empresa de CI planeja lançar um microcontrolador que possui diversos periféricos, como conversores AD e DA, SPI,
USB, I²C e memórias. Durante a fase de testes em laboratório, detectou-se que o microcontrolador funcionou corretamente
com todos os periféricos. Porém, quando os dados foram enviados para USB, mesmo não sendo utilizados, provocaram uma
pane geral no chip. O caso descrito pode ser caracterizar como
A
Electromigration.
B
Cross-talking.
C
Hold Violation.
D
Setup Violation.
E
Antenna Violation.
Gateways são dispositivos que atuam até a camada de rede, assim como roteadores, no entanto são mais adequados para interligar redes com tecnologias diferentes.
C
Certo
E
Errado
Gerar simulado