Questões de Concurso sobre Eletrônica analógica e digital - Página 16 | Gran Questões

Questões de Concurso sobre Eletrônica analógica e digital

 
 
Disciplina 1
Assunto 9
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Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Sobre clock skew, é correto afirmar que
A
sempre é prejudicial ao circuito.
B
é a flutuação indesejável de um sinal com relação a sua posição ideal no tempo.
C
especifica o atraso ao longo da árvore de clock.
D
não é usado para resolver violação de setup e hold.
E
geralmente não é desejável e pode ser minimizado através de otimização.
Ano: 2012
Banca: Centro de Seleção e de Promoção de Eventos UnB - CESPE CEBRASPE
Prova: CESPE/CEBRASPE - INPI - Pesquisador em Propriedade Industrial - Área Telecomunicações - 2012

Imagem associada para resolução da questão

C
Certo
E
Errado
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Com relação às etapas do fluxo de projeto, considere as afirmativas abaixo: I – Floorplanning é o processo de posicionar as células em locais apropriados dentro do chip. II – Na análise estática de tempo (STA), o projetista cria vetores de teste que são simulados utilizando a gate-level netlist para verificar os requisitos de tempo. III – Na etapa de floorplannig ocorre o planejamento das linhas de alimentação do chip. Está correto APENAS o que se afirma em:
A
I.
B
II.
C
III.
D
I e II.
E
II e III.
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Escolha a alternativa que complete corretamente a seguinte afirmação: “A função lógica ___________ e a __________ implementam a mesma lógica entre os sinais A, B, C e D, uma vez que a segunda é uma simplificação da primeira.
A
Imagem associada para resolução da questão
B
Imagem associada para resolução da questão
C
Imagem associada para resolução da questão
D
Imagem associada para resolução da questão
E
Imagem associada para resolução da questão
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Sobre retime durante a fase de síntese, pode-se afirmar o seguinte:
A
É o processo de escolha das células lógicas apropriadas para se atingir slack positivo.
B
É a etapa de recalcular o timing após uma rodada de backannotation.
C
Consiste em fazer static timing analysis para o clock mais lento em um projeto de múltiplos
D
Reposiciona registradores para melhorar os resultados de desempenho, sem afetar a lógica ou a latência.
E
Representa a escolha do processo mais lento após duas rodadas de slack.
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Por que a técnica de clock gating afeta substancialmente o consumo de um circuito digital?
A
Uma parcela significativa do consumo dinâmico se deve à árvore de clock. A técnica de clock gating consiste em utilizar lógica dedicada para desabilitar o clock de blocos cujo processamento não seja requerido no momento.
B
A técnica de clock gating, por desabilitar o clock de blocos cujo processamento não seja requerido no momento, afeta o consumo de um circuito digital por atuar exatamente sobre o maior componente do consumo que é o consumo estático.
C
Mesmo quando a saída de um bloco digital não é utilizada, o simples fato de o clock estar funcionando implica um elevado consumo de potência estática. A técnica de clock gating utiliza lógica dedicada para desligar o clock de blocos quando o seu consumo atingir um certo patamar programável.
D
Mesmo quando a saída de um bloco digital não é utilizada, o simples fato de o clock estar funcionando implica um elevado consumo de potência dinâmica. A técnica de clock gating utiliza lógica dedicada para desligar o clock de blocos quando o seu consumo do mesmo atingir um certo patamar programável.
E
Uma parcela significativa do consumo estático se deve à árvore de clock. A técnica de clock gating consiste em utilizar lógica dedicada para desabilitar o clock de blocos cujo processamento não seja requerido no momento.
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Usando a figura da Questão 47, determine o tempo mínimo de atraso na lógica combinacional.
A
tmin>tsetup+ (Tbuf.1 +Tbuf.2).
B
tmin>(1/Fmax)+ (Tbuf.1-Tbuf.2).
C
tmin>thold+ (Tbuf.1-Tbuf.2).
D
tmin>(1/Fmax)+ (Tbuf.1-Tbuf.2).
E
tmin>thold+ (Tbuf.2-Tbuf.1).
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Qual das seguintes tarefas não está diretamente relacionada com um testbench?
A
Gerar estímulo para entradas.
B
Aplicar estímulo no DUV.
C
Capturar a resposta.
D
Testar a corretude do testbench visualizando a forma de onda.
E
Mensurar o progresso contra os objetivos de verificação do plano de verificação.
Ano: 2012
Banca: Fundação Carlos Chagas - FCC
Prova: FCC - MPE PE - Técnico Ministerial - Área Telecomunicações - 2012

Imagem associada para resolução da questão

A

12,5

B

25

C

50

D

75

E

125

Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Considere um circuito combinacional decodificador que aceita 32 combinações diferentes de entrada. Para esse circuito, o número de entradas e saídas é, respectivamente,
A
32 e 32.
B
32 e 5.
C
5 e 37.
D
32 e 27.
E
5 e 32.
Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012

Dado o seguinte código em System Verilog:

wire a = 1'bx;

wire b = 1'bx;

reg c,d;

initial if (a) c = 1'b0; else c = 1'b1;

initial if (b == 1'bx) d = 1'b0; else d = 1'b1;

final $display("c = %b, d = %b", c,d);

Qual a saída do programa acima?

A
c = 1, d = 1.
B
c = x, d = 0.
C
c = 0, d = 0.
D
c = 0, d = x.
E
c = x, d = x.
Ano: 2012
Banca: Fundação Carlos Chagas - FCC
Prova: FCC - MPE PE - Técnico Ministerial - Área Telecomunicações - 2012

Um capacitor de 220 nF e um indutor de 220 μH encontram- se ligados em paralelo e estão submetidos a uma tensão senoidal de 40 kHz. Sendo XC a reatância do capacitor e XL a do indutor, é correta a relação:

A

XL / XC ≅ 10

B

XL / XC ≅ 10

C

XL ≅ XC

D

XL < XC

E

XC ≅ 8. XL

Ano: 2012
Banca: FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência - FUNRIO
Prova: FUNRIO - CEITEC - Analista Administrativo - Área Telecomunicações - 2012
Quatro flip-flops JK estão conectados em cascata por suas saídas Q, com suas entradas J e K constantes em nível alto. Se a frequência de relógio no primeiro flip-flop é de 400 kHz e se a entrada de relógio nos flip-flops é invertida, a frequência de saída é igual a
A
100 kHz.
B
50 kHz.
C
1,6 MHz.
D
800 kHz.
E
25 kHz.
 
1 14 15 17 18 31
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