Questões de Concurso sobre Circuitos Sequenciais

A figura a seguir mostra o circuito lógico sequencial de um contador de 5 bits, cuja saída é formada pelos bits Q4, Q3, Q2, Q1 e Q0.

Pela configuração apresentada, o maior valor estável de saída apresentado por esse contador em valores hexadecimais é:

Sobre circuitos digitais sequenciais e combinacionais, assinale a afirmativa correta.

O circuito abaixo é um contador crescente assíncrono, composto por flips-flops T, com clear e preset assíncronos. A indicação “1”, na figura, indica o nível de tensão especificado para o nível lógico “1” (verdade).

Esse contador possui a seguinte quantidade de estados estáveis:

Figura 1

contador binário decrescente

Figura 2

contador crescente binário

Considere os circuitos acima, construídos a partir de contadores. No circuito da Figura 1, um contador binário conta de forma decrescente até que o sinal de ripple acione o carregamento síncrono, reiniciando a contagem. Já no circuito da Figura 2, um contador binário conta de forma crescente até o sinal de clear síncrono seja acionado, reiniciando a contagem. Os números de estados da sequência de contagem nos circuitos da esquerda e da direita são, respectivamente,

Deseja-se criar um circuito digital para representar um cronômetro contando a unidade do segundo. Para que o cronômetro reinicie após 180 s, deve-se utilizar uma porta NÃO E ligada à entrada CLEAR do flip-flop tipo T. Esta porta NÃO E deve ter:

Um contador síncrono apresenta clock máximo de 125 MHz. Sabendo que cada flip-flop que o compõe apresenta um atraso de 0,5 ns, a resolução desse contador é:

Em relação ao circuito contador binário representado na figura abaixo, marque V para verdadeiro e F para falso. Em seguida, assinale a alternativa com a sequência correta.

( ) É um contador assíncrono de 4 bits desde que todas as entradas J e K estejam em nível lógico 1.

( ) A saída D é o bit mais significativo cuja frequência de alternância entre 0 e 1 é o dobro da frequência do clock aplicado ao circuito.

( ) É um contador síncrono visto que as saídas de cada Flip Flop acionam a entrada de clock do Flip Flop adjacente.

( ) Sendo um contador assíncrono, tem como desvantagem que as saídas de cada Flip Flop não alteram seu estado lógico no mesmo instante da transição do clock, sendo que o atraso de resposta é maior para o bit mais significativo.

Uma categoria de circuitos sequências é a de registradores. É correto afirmar que um registrador constituído de n flip-flops pode contar até o valor igual a :

Considerando o circuito sequencial síncrono apresentado na figura abaixo e assumindo que o estado atual é Q0 = 0 e Q1 = 1, assinale a alternativa correta.

Considere o registrador da figura abaixo. A cada pulso de relógio entra um bit no registrador que foi construído com flip-flops do tipo D. Assinale a alternativa que corresponde ao valor da saída Q_DQ_CQ_BQ_A após o quinto pulso de relógio (clock).

Com respeito aos circuitos lógicos sequenciais, assinale a alternativa incorreta.

O diagrama lógico apresentado abaixo representa o LATCH com portas NAND.

Quando as entradas SET e RESET são iguais a 1, o que ocorre com as saídas e ?:

Analise a figura que mostra o diagrama interno do circuito integrado 74LS374:

A alternativa que indica a função lógica CORRETA do circuito é:

Observe a figura abaixo:

O circuito de um Flip-Flop (FF) mais simples pode ser construído a partir de duas portas NANO ou duas portas NOR. Assim, assinale a opção correta sobre as saldas do circuito representado acima:

Considerando o circuito e o diagrama de onda abaixo:

Figura 1: Diagrama lógico do circuito.

(fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009)

Figura 2: Diagrama de onda para o circuito da figura 1.

fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009)

Supondo que no circuito da figura 1 todos os flip-flops estejam inicialmente com o valor lógico de suas saídas Q em nível lógico baixo, que a entrada A assuma o valor correspondente ao diagrama de onda da figura 2, e as entradas $\overline{\mathbf{P}\mathbf{R}\mathbf{E}\mathbf{S}\mathbf{E}\mathbf{T}}$ e $\overline{\mathbf{C}\mathbf{L}\mathbf{E}\mathbf{A}\mathbf{R}}$ estejam sempre em nível lógico alto, quantos pulsos de Clock serão necessários para que a saída Q1 tenha nível lógico alto?

Considere o flip-flop do tipo JK mestre-escravo síncrono. As saídas futuras representadas na tabela-verdade abaixo por A, B e C são, respectivamente:

Analise o circuito a seguir.

Após análise desse circuito, a função implementada é de um

Analise o diagrama do circuito a seguir.

Após análise, é correto afirmar que se trata de um:

Sabendo que no circuito lógico sequencial a seguir, a saída Q2 corresponde a saída mais significativa, a entrada CLK é excitada por uma onda quadrada e os flip-flops utilizados são do tipo D. Qual a sequência de contagem realizada, tendo início em 0.

Analise o funcionamento do circuito a seguir.

Após análise, identifica-se esse circuito como um: